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崗位職責(zé)
1. 負(fù)責(zé)網(wǎng)絡(luò)通信設(shè)備的FPGA器件選型與系統(tǒng)架構(gòu)設(shè)計；
2. 開發(fā)FPGA核心通信模塊，實現(xiàn)低延遲、高可靠性數(shù)據(jù)傳輸與協(xié)議處理；
3. 完成FPGA邏輯編碼（Verilog/VHDL）、功能仿真、時序優(yōu)化及板級調(diào)試；
4. 設(shè)計并驗證高速數(shù)據(jù)接口（如以太網(wǎng)MAC、PCIe）與硬件加速模塊；
5. 配合硬件工程師完成硬件的開發(fā)、調(diào)試及固件交付。
崗位要求
1. 專業(yè)背景：
- 通信工程、電子工程、計算機(jī)、自動化等相關(guān)專業(yè)，3年以上FPGA開發(fā)經(jīng)驗；
- 有網(wǎng)絡(luò)通信設(shè)備（如交換機(jī)、網(wǎng)卡、網(wǎng)關(guān)）開發(fā)經(jīng)驗者優(yōu)先。
2. 核心技術(shù)能力：
- 熟悉以太網(wǎng)協(xié)議棧（MAC/IP/TCP/UDP）及確定性網(wǎng)絡(luò)傳輸原理；
- 掌握高速接口開發(fā)（如PCIe、DMA、AXI總線），具備SerDes（≥10Gbps）設(shè)計經(jīng)驗；
- 熟練使用Xilinx或Intel中高端FPGA（如UltraScale、Agilex）及Vivado/Quartus工具鏈；
- 精通時序約束（SDC）、跨時鐘域處理（CDC）及資源/功耗優(yōu)化方法。
3. 加分項：
- 了解時間敏感型應(yīng)用的硬件設(shè)計（如工業(yè)控制、車載通信）；
- 熟悉高精度時間同步機(jī)制或?qū)崟r流量調(diào)度技術(shù)；
- 有Linux驅(qū)動開發(fā)或硬件-軟件協(xié)同調(diào)試經(jīng)驗；
- 使用過Packet Generator、Wireshark等網(wǎng)絡(luò)協(xié)議分析工具。