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崗位職責(zé)：

2、基于Verilog HDL語言實(shí)現(xiàn)核心邏輯（如接口協(xié)議、數(shù)據(jù)處理、時(shí)序控制）及外設(shè)驅(qū)動；

3、負(fù)責(zé)FPGA時(shí)序約束、綜合、仿真（Modelsim）及板級調(diào)試；

4、協(xié)同硬件工程師進(jìn)行硬件方案評審、原理圖確認(rèn)，配合射頻工程師完成模數(shù)接口整合；

5、編制技術(shù)設(shè)計(jì)文檔、測試報(bào)告，完成項(xiàng)目資料歸檔及版本管理。

崗位要求：

1. 精通Verilog HDL語言，具備扎實(shí)的數(shù)字邏輯設(shè)計(jì)、時(shí)序分析能力；

2.熟練掌握FPGA/ZYNQ開發(fā)流程，精通Xilinx Vivado工具鏈；

3.熟練實(shí)現(xiàn)UART、SPI、IIC、CAN等常用接口協(xié)議，具備鎖相環(huán)（PLL）、DDS、ADC/DAC、EEPROM等外設(shè)驅(qū)動開發(fā)經(jīng)驗(yàn)；

4.能看懂硬件原理圖，具備基礎(chǔ)的板級調(diào)試能力（如使用示波器、信號源、頻譜儀定位問題）；

5.掌握C語言基礎(chǔ)，實(shí)現(xiàn)單片機(jī)進(jìn)行簡單的開發(fā)或聯(lián)調(diào)。

加分技能：

1.具備高速接口（如GTX、DDR3/4、Ethernet）開發(fā)經(jīng)驗(yàn)；

2.熟悉低功耗設(shè)計(jì)、可綜合設(shè)計(jì)規(guī)范，有大規(guī)模FPGA項(xiàng)目開發(fā)經(jīng)驗(yàn)；

3.了解射頻數(shù)字信號處理（如解調(diào)、濾波）基礎(chǔ)；

4.3年及以上數(shù)字邏輯開發(fā)經(jīng)驗(yàn)（FPGA/ZYNQ方向優(yōu)先）；

5.本科及以上學(xué)歷，電子信息工程、微電子、計(jì)算機(jī)科學(xué)與技術(shù)等相關(guān)專業(yè)。

特別優(yōu)秀者可放寬學(xué)歷要求。