職位描述
NPUASIC數(shù)字前端設(shè)計
崗位職責(zé):
1. 負(fù)責(zé)芯片項目中NPU IP的開發(fā)、SOC集成以及交付;
2. 協(xié)助EDA驗證和FPGA測試的調(diào)試與debug；
3. 負(fù)責(zé)NPU IP的PPA的分析；
4. 負(fù)責(zé)AI算子的性能分析與效率優(yōu)化。
崗位要求：
1. 微電子，電子工程或相關(guān)專業(yè)碩士及以上學(xué)歷 ；
2. 三年及以上數(shù)字前端設(shè)計經(jīng)驗；
3. 有NPU或AI加速器設(shè)計經(jīng)驗者優(yōu)先；
4. 了解深度學(xué)習(xí)算法、大模型結(jié)構(gòu)、硬件加速原理或AI編譯器者優(yōu)先；
5. 具備良好的團(tuán)隊協(xié)作能力、溝通能力及解決問題的能力。
1. 負(fù)責(zé)芯片項目中NPU IP的開發(fā)、SOC集成以及交付;
2. 協(xié)助EDA驗證和FPGA測試的調(diào)試與debug；
3. 負(fù)責(zé)NPU IP的PPA的分析；
4. 負(fù)責(zé)AI算子的性能分析與效率優(yōu)化。
崗位要求：
1. 微電子，電子工程或相關(guān)專業(yè)碩士及以上學(xué)歷 ；
2. 三年及以上數(shù)字前端設(shè)計經(jīng)驗；
3. 有NPU或AI加速器設(shè)計經(jīng)驗者優(yōu)先；
4. 了解深度學(xué)習(xí)算法、大模型結(jié)構(gòu)、硬件加速原理或AI編譯器者優(yōu)先；
5. 具備良好的團(tuán)隊協(xié)作能力、溝通能力及解決問題的能力。
工作地點
上海浦東新區(qū)張江科學(xué)之門-西塔
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山東芯慧微電子科技有限公司山東芯慧微電子科技有限公司，創(chuàng)立于2019年7月，創(chuàng)業(yè)團(tuán)隊來自于中科院電子所可編程芯片與系統(tǒng)研究室。公司堅持用戶導(dǎo)向、創(chuàng)新驅(qū)動，秉承中科院“解決國家戰(zhàn)略和經(jīng)濟社會發(fā)展重大科技問題”的使命。瞄準(zhǔn)航天、軍工、信息安全、工業(yè)控制、通信等行業(yè)需求，研制自主可控的大規(guī)模、高可靠FPGA芯片產(chǎn)品。面向人工智能、數(shù)據(jù)中心等新興產(chǎn)業(yè)需求，研發(fā)新型可編程深度學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)陣列FPNA芯片。針對關(guān)鍵專用芯片國產(chǎn)化替代需求，研發(fā)時鐘芯片和紅外焦平面讀出電路芯片，同時，提供高性能集成電路設(shè)計服務(wù)。
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