職位描述
低空探測雷達(dá)電子/半導(dǎo)體/集成電路通信/網(wǎng)絡(luò)設(shè)備
一、崗位核心目標(biāo)?
負(fù)責(zé)低空探測雷達(dá)系統(tǒng)中數(shù)字信號處理算法的FPGA實現(xiàn)、仿真、測試與優(yōu)化。核心工作是將MATLAB/Simulink等環(huán)境下的雷達(dá)信號處理算法（如CFAR、脈沖壓縮、濾波、波束形成等）進(jìn)行硬件轉(zhuǎn)化，確保其在高性能FPGA平臺上滿足實時性、高精度和低功耗的系統(tǒng)要求，并參與產(chǎn)品的全生命周期開發(fā)。
二、崗位職責(zé)
1、算法實現(xiàn)與優(yōu)化
1）參與雷達(dá)系統(tǒng)方案討論，負(fù)責(zé)信號處理鏈路的FPGA方案設(shè)計與代碼實現(xiàn)
2）獨立完成雷達(dá)信號處理算法（如DDC/DUC、脈沖壓縮（匹配濾波）、MTI/MTD、CFAR檢測、恒虛警處理、測距測速測角等）的RTL設(shè)計、仿真、綜合與調(diào)試；
3）對現(xiàn)有FPGA代碼進(jìn)行資源優(yōu)化（邏輯、DSP、Block RAM）和時序優(yōu)化，提高系統(tǒng)性能。
2、系統(tǒng)集成與調(diào)試
1）與系統(tǒng)、算法工程師密切協(xié)作，完成算法模型的浮點到定點轉(zhuǎn)換及FPGA實現(xiàn)驗證
2）與硬件工程師協(xié)作，參與板級調(diào)試，解決信號完整性、時序、接口（如JESD204B）等問題；
3）搭建測試環(huán)境，使用示波器、邏輯分析儀、頻譜儀等工具對FPGA設(shè)計進(jìn)行板級實測與性能驗證。
3、文檔與支持
1）編寫詳細(xì)的設(shè)計文檔、測試報告和技術(shù)文檔
2）為生產(chǎn)、測試部門提供技術(shù)支持，并協(xié)助解決產(chǎn)品化過程中的相關(guān)問題。
三、 任職要求
負(fù)責(zé)低空探測雷達(dá)系統(tǒng)中數(shù)字信號處理算法的FPGA實現(xiàn)、仿真、測試與優(yōu)化。核心工作是將MATLAB/Simulink等環(huán)境下的雷達(dá)信號處理算法（如CFAR、脈沖壓縮、濾波、波束形成等）進(jìn)行硬件轉(zhuǎn)化，確保其在高性能FPGA平臺上滿足實時性、高精度和低功耗的系統(tǒng)要求，并參與產(chǎn)品的全生命周期開發(fā)。
二、崗位職責(zé)
1、算法實現(xiàn)與優(yōu)化
1）參與雷達(dá)系統(tǒng)方案討論，負(fù)責(zé)信號處理鏈路的FPGA方案設(shè)計與代碼實現(xiàn)
2）獨立完成雷達(dá)信號處理算法（如DDC/DUC、脈沖壓縮（匹配濾波）、MTI/MTD、CFAR檢測、恒虛警處理、測距測速測角等）的RTL設(shè)計、仿真、綜合與調(diào)試；
3）對現(xiàn)有FPGA代碼進(jìn)行資源優(yōu)化（邏輯、DSP、Block RAM）和時序優(yōu)化，提高系統(tǒng)性能。
2、系統(tǒng)集成與調(diào)試
1）與系統(tǒng)、算法工程師密切協(xié)作，完成算法模型的浮點到定點轉(zhuǎn)換及FPGA實現(xiàn)驗證
2）與硬件工程師協(xié)作，參與板級調(diào)試，解決信號完整性、時序、接口（如JESD204B）等問題；
3）搭建測試環(huán)境，使用示波器、邏輯分析儀、頻譜儀等工具對FPGA設(shè)計進(jìn)行板級實測與性能驗證。
3、文檔與支持
1）編寫詳細(xì)的設(shè)計文檔、測試報告和技術(shù)文檔
2）為生產(chǎn)、測試部門提供技術(shù)支持，并協(xié)助解決產(chǎn)品化過程中的相關(guān)問題。
三、 任職要求
1、必備要求（硬性條件）
1）學(xué)歷專業(yè)：?? 碩士及以上學(xué)歷，電子工程、通信工程、信號與信息處理、微電子等相關(guān)專業(yè)
2）工作經(jīng)驗：3年及以上雷達(dá)、聲納、無線通信等領(lǐng)域的FPGA開發(fā)經(jīng)驗。?有成功量產(chǎn)雷達(dá)項目經(jīng)驗者優(yōu)先。熟悉完整的FPGA開發(fā)流程：從需求分析、代碼編寫（VHDL/Verilog/System Verilog）、功能仿真（Modelsim/VCS）、邏輯綜合（Vivado/Quartus）到板級調(diào)試
3）核心技術(shù)能力：信號處理基礎(chǔ)：?? 扎實的數(shù)字信號處理理論基礎(chǔ)，深刻理解雷達(dá)信號處理原理和常見算法；FPGA設(shè)計能力(熟練使用Verilog HDL/VHDL進(jìn)行RTL代碼設(shè)計，代碼風(fēng)格規(guī)范；精通Xilinx或Intel（Altera）系列FPGA（如UltraScale+/Versal, Stratix/Arria 10）的開發(fā)工具鏈；有高速接口設(shè)計經(jīng)驗者優(yōu)先，如 ?JESD204B（與ADC/DAC通信）、DDR3/4、PCIe、Ethernet? 等；)仿真與調(diào)試：?? 熟練使用MATLAB/Simulink或Python進(jìn)行算法驗證和數(shù)據(jù)分析，能編寫Testbench進(jìn)行自動化仿真。
四、加分項（顯著優(yōu)勢）
1、有低空、慢速、小目標(biāo)（低小慢）探測雷達(dá)項目經(jīng)驗，熟悉其信號處理特點和挑戰(zhàn)（如強地雜波抑制）
2、有陣列信號處理或數(shù)字波束形成（DBF）?? 的FPGA實現(xiàn)經(jīng)驗
3、熟悉C/C++?? 用于系統(tǒng)建模，或具有Zynq UltraScale+ MPSoC等帶ARM核的FPGA開發(fā)經(jīng)驗；
4、了解機器學(xué)習(xí)/深度學(xué)習(xí)在雷達(dá)目標(biāo)識別中的應(yīng)用，并有相關(guān)FPGA加速的探索經(jīng)驗。
工作地點
杭州蕭山區(qū)藍(lán)箭科技
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職位發(fā)布者
邢成林/人事經(jīng)理
剛剛活躍立即溝通
浙江藍(lán)箭防務(wù)科技有限公司浙江藍(lán)箭防務(wù)科技有限公司（簡稱“藍(lán)箭防務(wù)”）成立于2019年11月，總部位于浙江省杭州市。公司專注軍民兩用雷達(dá)整機系統(tǒng)解決方案提供商，擁有8000㎡研發(fā)生產(chǎn)制造場地和完備的各類設(shè)備儀器，同時擁有工程經(jīng)驗豐富的雷達(dá)研發(fā)設(shè)計團隊，具備從雷達(dá)分系統(tǒng)到雷達(dá)總體全鏈條的設(shè)計、研發(fā)、制造及測試能力，是國內(nèi)軍民融合企業(yè)中少數(shù)具備雷達(dá)整機全鏈條解決方案的企業(yè)之一。公司產(chǎn)品主要為低空無人機監(jiān)視雷達(dá)等，具備年產(chǎn)100+臺套雷達(dá)整機系統(tǒng)的設(shè)計、研發(fā)、生產(chǎn)制造能力。公司研發(fā)團隊由廖桂生院士領(lǐng)銜，技術(shù)力量雄厚，公司擁有博士、碩士數(shù)十人，公司核心團隊具備深厚的技術(shù)功底和多年的雷達(dá)行業(yè)經(jīng)驗，能夠解決雷達(dá)系統(tǒng)復(fù)雜的技術(shù)難題。公司核心人員曾入選國家百千萬人才工程、教育部長江學(xué)者特聘教授、國家杰出青年科學(xué)基金獲得者、國家自然科學(xué)基金委優(yōu)秀創(chuàng)新群體負(fù)責(zé)人、杭州市B類人才等。公司核心人員曾主持國家自然科學(xué)基金重點項目、國家科技部戰(zhàn)略性國際科技創(chuàng)新合作重點專項、國家973項目、JKW前沿創(chuàng)新項目幾十項。公司技術(shù)核心曾獲得教育部自然科學(xué)獎一等獎(2025年，第一完成人)、陜西省自然科學(xué)獎一等級、中國雷達(dá)行業(yè)協(xié)會技術(shù)發(fā)明獎一等獎、中國電子學(xué)會自然科學(xué)獎一等獎、國防科學(xué)技術(shù)發(fā)明獎二等獎、教育部自然科學(xué)獎二等獎等。公司在相控陣機載預(yù)警雷達(dá)的雜波抑制與目標(biāo)檢測核心雷達(dá)算法居國內(nèi)領(lǐng)先水平。公司能提供雷達(dá)總體定制化解決方案。
公司主頁