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主要職責(zé)
1. 實時信號處理算法實現(xiàn)：在FPGA上高效實現(xiàn)復(fù)雜的實時信號處理算法，包括但不限于：脈沖檢測、峰值/面積/寬度計算、基線校正、噪聲濾波、數(shù)字脈沖整形、多通道數(shù)據(jù)關(guān)聯(lián)與同步等。
2. 高速接口開發(fā)與優(yōu)化：實現(xiàn)并優(yōu)化FPGA與高速ADC、DAC、DDR內(nèi)存、其他板卡之間的高速數(shù)據(jù)傳輸接口。
3．系統(tǒng)集成與調(diào)試：與硬件工程師、固件工程師、軟件工程師及光學(xué)/流體工程師緊密合作，完成FPGA邏輯與整體系統(tǒng)的集成、調(diào)試和性能優(yōu)化。
4. RTL設(shè)計、仿真與驗證：使用Verilog/VHDL進行RTL級設(shè)計，編寫嚴謹?shù)臏y試平臺進行功能仿真，并在實際硬件平臺上進行全面的調(diào)試與驗證（ChipScope/SignalTap等）。
5. 時序約束與分析：定義并管理復(fù)雜的時序約束，進行靜態(tài)時序分析，確保設(shè)計滿足高速運行下的時序要求。
6. 文檔編寫：編寫清晰、詳細的設(shè)計文檔、測試報告及用戶指南。
任職要求：
1. 教育背景：電子工程、計算機工程、通信工程、自動化或相關(guān)專業(yè)本科及以上學(xué)歷。
2. 工作經(jīng)驗： 具有5年及以上生物醫(yī)學(xué)儀器（尤其是流式細胞儀、測序儀、顯微鏡等）、高端測試測量設(shè)備、雷達、通信系統(tǒng)等涉及高速實時信號處理設(shè)備的FPGA開發(fā)經(jīng)驗有成功量產(chǎn)項目經(jīng)驗者優(yōu)先。
3. 核心技能：
精通硬件描述語言（Verilog 和/或 VHDL）； 精通高速接口協(xié)議；熟練掌握FPGA開發(fā)工具鏈； 熟練掌握仿真調(diào)試工具；扎實的時序約束（SDC）編寫和靜態(tài)時序分析能力； 熟悉常用總線協(xié)議（I2C, SPI, UART等）。
4. 關(guān)鍵能力：
出色的問題分析、定位與解決能力； 強烈的質(zhì)量意識和嚴謹?shù)墓ぷ鲬B(tài)度，注重代碼質(zhì)量、可維護性和可測試性；優(yōu)秀的團隊協(xié)作精神和溝通能力，能夠有效跨部門協(xié)作。