職位描述
模擬版圖設(shè)計(jì)模數(shù)混合版圖設(shè)計(jì)IP版圖設(shè)計(jì)Top版圖設(shè)計(jì)版圖布局規(guī)劃CMOS工藝BCD工藝FinFET工藝Cadence AllegroSkill電子/半導(dǎo)體/集成電路
1.負(fù)責(zé)模擬、數(shù)字、數(shù)模混合以及存儲(chǔ)器陣列電路的版圖設(shè)計(jì)和實(shí)現(xiàn)；
2.與電路設(shè)計(jì)工程師及布局布線工程師充分溝通并合作，確保完全理解設(shè)計(jì)對(duì)版圖的要求并解決版圖設(shè)計(jì)實(shí)現(xiàn)問題；撰寫腳本語言實(shí)現(xiàn)高速和高效率的版圖設(shè)計(jì)，主動(dòng)檢查問題以及解決問題；
3.負(fù)責(zé)整體芯片的版圖布局，并為模擬、數(shù)字電路以及數(shù)?；旌想娐泛痛鎯?chǔ)器電路創(chuàng)建高性能的自定義版圖設(shè)計(jì)，并運(yùn)用腳本語言實(shí)現(xiàn)自動(dòng)化和高效化；
4.負(fù)責(zé)項(xiàng)目相關(guān)文檔的撰寫和維護(hù)，完成版圖設(shè)計(jì)的物理驗(yàn)證，包括DRC、LVS、DFM，ERC，PERC，EM等；根據(jù)電路設(shè)計(jì)需求修改代工廠提供的設(shè)計(jì)檢查規(guī)則（DRC rule），電路與版圖對(duì)應(yīng)規(guī)則 （LVS rule）等其它規(guī)則滿足電路設(shè)計(jì)的需求以及創(chuàng)建新的單元；
5.負(fù)責(zé)安裝和維護(hù)代工廠（Foundry）提供的Process Design Kit （PDK）和Design Kit （GPIO, 標(biāo)準(zhǔn)單元庫和IO），并且按照PDK的要求設(shè)置和維護(hù)電子自動(dòng)化（CAD）設(shè)計(jì)環(huán)境，例如Virtuoso環(huán)境等；
6.參與版圖修訂、驗(yàn)證、流片、版圖歸檔等工作。
2.與電路設(shè)計(jì)工程師及布局布線工程師充分溝通并合作，確保完全理解設(shè)計(jì)對(duì)版圖的要求并解決版圖設(shè)計(jì)實(shí)現(xiàn)問題；撰寫腳本語言實(shí)現(xiàn)高速和高效率的版圖設(shè)計(jì)，主動(dòng)檢查問題以及解決問題；
3.負(fù)責(zé)整體芯片的版圖布局，并為模擬、數(shù)字電路以及數(shù)?；旌想娐泛痛鎯?chǔ)器電路創(chuàng)建高性能的自定義版圖設(shè)計(jì)，并運(yùn)用腳本語言實(shí)現(xiàn)自動(dòng)化和高效化；
4.負(fù)責(zé)項(xiàng)目相關(guān)文檔的撰寫和維護(hù)，完成版圖設(shè)計(jì)的物理驗(yàn)證，包括DRC、LVS、DFM，ERC，PERC，EM等；根據(jù)電路設(shè)計(jì)需求修改代工廠提供的設(shè)計(jì)檢查規(guī)則（DRC rule），電路與版圖對(duì)應(yīng)規(guī)則 （LVS rule）等其它規(guī)則滿足電路設(shè)計(jì)的需求以及創(chuàng)建新的單元；
5.負(fù)責(zé)安裝和維護(hù)代工廠（Foundry）提供的Process Design Kit （PDK）和Design Kit （GPIO, 標(biāo)準(zhǔn)單元庫和IO），并且按照PDK的要求設(shè)置和維護(hù)電子自動(dòng)化（CAD）設(shè)計(jì)環(huán)境，例如Virtuoso環(huán)境等；
6.參與版圖修訂、驗(yàn)證、流片、版圖歸檔等工作。
工作地點(diǎn)
蜀山區(qū)合肥軟件園二期
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